fpga 六位动态数码管代码

以下是FPGA实现六位动态数码管的代码示例：

module six_digit_display(
    input clk,          // 时钟信号
    input [5:0] data,   // 待显示的六位数字
    output reg [6:0] an, // 共阴极数码管的选择信号
    output reg [7:0] seg // 数码管段控制信号
);

reg [3:0] cnt;         // 计数器，用于控制数码管的刷新频率
reg [5:0] digit;       // 当前显示的数字

parameter [5:0] num_to_seg [10:0] = {  // 数字到数码管段的映射表
    6'b000000, // 0
    6'b100111, // 1
    6'b001001, // 2
    6'b000011, // 3
    6'b100110, // 4
    6'b010010, // 5
    6'b010000, // 6
    6'b000111, // 7
    6'b000000, // 8
    6'b000010, // 9
    6'b111111  // 空白
};

always @ (posedge clk) begin
    if (cnt == 4'b1111) begin  // 刷新频率为1/16秒
        cnt <= 0;
        digit <= data;       // 更新待显示的数字
        an <= an + 1;        // 选择下一个数码管
    end else begin
        cnt <= cnt + 1;
    end
end

always @ (*) begin
    case (an)
        4'b0000: seg <= num_to_seg[digit[0]];  // 选择第一个数码管
        4'b0001: seg <= num_to_seg[digit[1]];  // 选择第二个数码管
        4'b0010: seg <= num_to_seg[digit[2]];  // 选择第三个数码管
        4'b0011: seg <= num_to_seg[digit[3]];  // 选择第四个数码管
        4'b0100: seg <= num_to_seg[digit[4]];  // 选择第五个数码管
        4'b0101: seg <= num_to_seg[digit[5]];  // 选择第六个数码管
        default: seg <= 6'b111111;              // 默认情况下，不显示任何数字
    endcase
end

endmodule