verilog语言共阴极数码管循环显示0-9

好的，下面是Verilog代码：

module cathode_common_seg_display(
    input clk,
    input [3:0] digit_select,
    output reg [6:0] segment_output
);

reg [3:0] counter = 4'b0000;

always @ (posedge clk) begin
    counter <= counter + 1;
    case (counter)
        4'b0000: segment_output <= 7'b1000000; // 0
        4'b0001: segment_output <= 7'b1111001; // 1
        4'b0010: segment_output <= 7'b0100100; // 2
        4'b0011: segment_output <= 7'b0110000; // 3
        4'b0100: segment_output <= 7'b0011001; // 4
        4'b0101: segment_output <= 7'b0010010; // 5
        4'b0110: segment_output <= 7'b0000010; // 6
        4'b0111: segment_output <= 7'b1111000; // 7
        4'b1000: segment_output <= 7'b0000000; // 8
        4'b1001: segment_output <= 7'b0010000; // 9
    endcase
end

assign segment_output = ~segment_output; // 共阴极数码管需要取反输出
assign digit_select = ~counter[3:0]; // 反转计数器作为位选信号

endmodule

该模块包含一个时钟输入`clk`、四位数字位选输入`digit_select`和七位数码管段选输出`segment_output`。使用一个计数器实现循环显示0-9数字，根据计数器值选择对应的七段显示编码输出到`segment_output`，并将计数器反转后作为数字位选信号输出到`digit_select`。最后由于是共阴极数码管，需要将`segment_output`取反输出。