Verilog设计一个60s倒计时的秒表

下面是一个简单的Verilog代码，用于设计一个60s的倒计时秒表。该代码使用了一个时钟模块和一个计数器模块：

module stopwatch(clk, reset, time);

input clk, reset;
output reg [5:0] time;

reg [21:0] count;

always @(posedge clk or posedge reset)
begin
    if (reset)
        count <= 0;
    else if (count == 24000000)
        count <= 0;
    else
        count <= count + 1;
end

always @(posedge clk or posedge reset)
begin
    if (reset)
        time <= 60;
    else if (count == 24000000)
        time <= time - 1;
end

endmodule

该代码中使用的时钟频率为24MHz，因此计数器的最大值为24000000。当计数器达到最大值时，它将被重置为0，并且秒表的时间将减少1。当时间达到0时，秒表将停止。