quartus verilog写一个8个数码管动态显示的实验,并生成一个激励信号

好的，下面是一个使用Verilog编写的8个数码管动态显示的实验代码，同时也包含了一个简单的激励信号：

module dynamic_display(
    input clk,
    input rst_n,
    input [7:0] data_in,
    output [7:0] seg_out,
    output anode_out
);

reg [3:0] digit_sel = 4'b1110;
reg [23:0] cnt = 0;

wire [6:0] seg_data [0:9];
assign seg_data[0] = 7'b1000000; // 0
assign seg_data[1] = 7'b1111001; // 1
assign seg_data[2] = 7'b0100100; // 2
assign seg_data[3] = 7'b0110000; // 3
assign seg_data[4] = 7'b0011001; // 4
assign seg_data[5] = 7'b0010010; // 5
assign seg_data[6] = 7'b0000010; // 6
assign seg_data[7] = 7'b1111000; // 7
assign seg_data[8] = 7'b0000000; // 8
assign seg_data[9] = 7'b0011000; // 9

reg [3:0] data [0:7];
reg [23:0] delay = 500000;

always @(posedge clk) begin
    if (!rst_n) begin
        digit_sel <= 4'b1110;
        cnt <= 0;
        data <= 0;
    end else begin
        if (cnt < delay) begin
            cnt <= cnt + 1;
        end else begin
            cnt <= 0;
            if (digit_sel == 4'b1101) begin
                digit_sel <= 4'b1110;
                data <= {data[6:0], data_in};
            end else begin
                digit_sel <= digit_sel - 1;
            end
        end
    end
end

assign seg_out = seg_data[data[digit_sel]];
assign anode_out = 1 << (3 - digit_sel);

endmodule

module dynamic_display_tb();

reg clk = 0;
reg rst_n = 1;
reg [7:0] data_in = 8'b11001100;

wire [7:0] seg_out;
wire anode_out;

dynamic_display dut(
    .clk(clk),
    .rst_n(rst_n),
    .data_in(data_in),
    .seg_out(seg_out),
    .anode_out(anode_out)
);

initial begin
    $dumpfile("dynamic_display_tb.vcd");
    $dumpvars(0, dynamic_display_tb);

    clk = 0;
    forever #10 clk = ~clk;
end

initial begin
    #100;
    rst_n = 0;
    #10;
    rst_n = 1;
    #10000;
    $finish;
end

endmodule

这个实验代码中，包含了一个模块`dynamic_display`和一个测试模块`dynamic_display_tb`。`dynamic_display`模块实现了8个数码管的动态显示，`dynamic_display_tb`模块则是一个简单的测试模块，给`dynamic_display`模块提供了一个输入信号`data_in`。

在`dynamic_display`模块中，使用了一个计数器`cnt`来控制数码管的刷新速率。当`cnt`计数到`delay`时，就会切换到下一个数码管上显示，同时将输入的数据依次存入`data`数组中。`digit_sel`变量则用来记录当前正在显示的数码管选通信号，`seg_data`数组则用来存储数码管数字与7段LED灯的对应关系。

在测试模块`dynamic_display_tb`中，使用了一个时钟信号`clk`和一个复位信号`rst_n`，同时给`data_in`信号赋了一个初始值。在仿真开始后，先将复位信号置低10ns，然后再将其置高10ns。之后，仿真器会自动运行一段时间，直到仿真结束，最后生成一个`.vcd`文件，可以使用波形查看器查看仿真结果。