Verilog HDL 设计24进制循环计数器

以下是一个简单的Verilog HDL设计，用于实现一个24进制循环计数器。

module counter(input clk, //时钟信号
input reset, //复位信号
output [3:0] ones, //个位输出
output [3:0] tens, //十位输出
output [3:0] twenties //二十位输出
);

reg [3:0] ones_reg; //个位寄存器
reg [3:0] tens_reg; //十位寄存器
reg [3:0] twenties_reg; //二十位寄存器

always @(posedge clk) begin
if (reset) begin //复位信号为高电平
ones_reg <= 4'b0000;
tens_reg <= 4'b0000;
twenties_reg <= 4'b0000;
end
else begin
ones_reg <= ones_reg + 1; //个位加1
if (ones_reg == 24) begin //个位达到24时，十位加1
ones_reg <= 4'b0000; //个位重新计数
tens_reg <= tens_reg + 1;
if (tens_reg == 24) begin //十位达到24时，二十位加1
tens_reg <= 4'b0000; //十位重新计数
twenties_reg <= twenties_reg + 1;
if (twenties_reg == 24) begin //二十位达到24时，回到0
twenties_reg <= 4'b0000; //二十位重新计数
end
end
end
end
end

assign ones = ones_reg; //输出个位
assign tens = tens_reg; //输出十位
assign twenties = twenties_reg; //输出二十位

endmodule

在这个设计中，使用了3个寄存器分别存储个位、十位和二十位的计数值。在时钟上升沿触发时，个位加1，当个位达到24时，十位加1，以此类推。当二十位达到24时，回到0重新计数。在复位信号为高电平时，所有计数器值被清零。最后，将每个寄存器的值输出到对应的输出端口上。