撰写Verilog HDL代码设计实现 60 进制和 24 进制的循环计数

以下是Verilog HDL代码，用于实现60进制和24进制的循环计数。

module counter (clk, reset, count60, count24);

parameter MAXCOUNT60 = 59; //60进制计数器最大值
parameter MAXCOUNT24 = 23; //24进制计数器最大值

input clk, reset;
output reg [5:0] count60; //60进制计数器
output reg [4:0] count24; //24进制计数器

always @(posedge clk or posedge reset) begin
    if (reset) begin
        count60 <= 6'b0;
        count24 <= 5'b0;
    end else begin
        //60进制计数器递增
        if (count60 == MAXCOUNT60) begin
            count60 <= 6'b0;
            //24进制计数器递增
            if (count24 == MAXCOUNT24) begin
                count24 <= 5'b0;
            end else begin
                count24 <= count24 + 5'b1;
            end
        end else begin
            count60 <= count60 + 6'b1;
        end
    end
end

endmodule

该代码使用了一个时钟信号和一个复位信号。当复位信号为1时，计数器将被重置为0。计数器包括一个60进制计数器和一个24进制计数器，它们都是向上计数的。

当60进制计数器达到最大值（59）时，它将被重置为0，并且24进制计数器将递增。当24进制计数器达到最大值（23）时，它将被重置为0。否则，60进制计数器将继续递增。

这个计数器可以用于定时器、时钟和其他需要60进制和24进制计数的应用。