编写能在modelsim下仿真的bench文件module decider (output[1:0] result, //0:不合格; 1:合格; 2:优秀 input [7:0] in1, input [7:0] in2, input [7:0] in3, input [7:0] in4, input [7:0] in5, input [7:0] in6, input [7:0] in7, input [7:0] in8); reg [7:0] sum; reg [3:0] avg; always @(*) begin sum = in1 + in2 + in3 + in4 + in5 + in6 + in7 + in8; avg = sum / 8; end always @(*) begin if (avg >= 8) result = 2; //优秀 else if (avg >= 6 && avg < 8) result = 1; //合格 else result = 0; //不合格 end endmodule

以下是一个可以在ModelSim下仿真的bench文件：

`timescale 1ns/1ns

module decider_tb;

// Inputs
reg [7:0] in1;
reg [7:0] in2;
reg [7:0] in3;
reg [7:0] in4;
reg [7:0] in5;
reg [7:0] in6;
reg [7:0] in7;
reg [7:0] in8;

// Outputs
wire [1:0] result;

// Instantiate the module being tested
decider dut (
.in1(in1),
.in2(in2),
.in3(in3),
.in4(in4),
.in5(in5),
.in6(in6),
.in7(in7),
.in8(in8),
.result(result)
);

// Initialize inputs
initial begin
in1 = 8;
in2 = 8;
in3 = 8;
in4 = 8;
in5 = 8;
in6 = 8;
in7 = 8;
in8 = 8;
#10;

in1 = 6;
in2 = 8;
in3 = 6;
in4 = 8;
in5 = 6;
in6 = 8;
in7 = 6;
in8 = 8;
#10;

in1 = 4;
in2 = 3;
in3 = 4;
in4 = 3;
in5 = 4;
in6 = 3;
in7 = 4;
in8 = 3;
#10;

$finish;
end

endmodule

在这个bench文件中，我们首先定义了输入信号in1到in8和输出结果result，然后实例化了被测试的decider模块。我们使用initial块来初始化输入信号，先设置所有的输入信号都为8，等待一段时间让输出稳定，然后检查输出结果是否为2。接着，我们将输入信号设置为符合合格和不合格条件的值，分别检查输出结果是否为1和0。最后，我们使用$finish指令结束仿真。

这个bench文件可以在ModelSim中进行仿真，以检查decider模块的功能是否正确。