用verilog写一段3—8译码器的代码

下面是一个简单的3-8译码器的Verilog代码：

module decoder_3to8(
    input [2:0] in,
    output reg [7:0] out
);

always @(*) begin
    case(in)
        3'b000: out = 8'b00000001;
        3'b001: out = 8'b00000010;
        3'b010: out = 8'b00000100;
        3'b011: out = 8'b00001000;
        3'b100: out = 8'b00010000;
        3'b101: out = 8'b00100000;
        3'b110: out = 8'b01000000;
        3'b111: out = 8'b10000000;
        default: out = 8'b00000000;
    endcase
end

endmodule

该代码使用了一个case语句来将输入in的不同值映射到不同的输出out位上，实现了3-8译码器的功能。