用verilog写一个十进制的计数器

在Verilog语言中，编写一个基本的十进制计数器可以使用`integer`数据类型和`reg`关键字，因为Verilog适合描述组合逻辑和时序逻辑。这里是一个简单的例子，展示如何创建一个4位的递增型十进制计数器：

module decimal_counter (
    input wire clk,       // 时钟输入
    input wire reset,     // 复位信号
    output reg [3:0] count // 输出当前计数值
);

// 当复位信号为高电平时，计数器归零
always @(posedge clk or posedge reset) begin
    if (reset == 1)      // 复位条件
        count <= 4'b0;   // 将计数器设置为0
    else if (clk'event and clk == 1) // 每个时钟周期递增
        count <= count + 1'b1;
end

endmodule

在这个模块中，`count`是一个4位宽的寄存器，`clk`是时钟输入，`reset`是复位信号。当`reset`为高时（即复位），计数器清零；否则，在每个时钟上升沿，计数器加一。