基于VHDL的串口通信与按键控制设计

本文档详细介绍了如何使用VHDL进行基于串口的程序设计，特别是在Quartus开发环境中实现简单的串行通信功能。首先，作者提到在Quartus中未找到SCI的LPM库元件，因此选择通过查找并采用了一种Verilog和VHDL版本的串口程序，用于按键控制下的串口收发操作。设计目标是实现一个基本的串口控制器，能够与PC机进行数据交换，如发送"welcome"字符串和接收ASCII字符。 串口配置为9600波特率、8位数据位、1个起始位和1个停止位，每16个比特周期传输一个字节。然而，原始程序存在一个重复读取按键和延时的问题，这影响了程序效率。作者对此进行了优化，将数据传输速率调整为每11个比特周期发送一个字节，以适应接收可能存在的两个停止位的情况，并在接收端增加了多相判断以提高数据的可靠性和有效性。 设计的核心组件是myserialis实体，它包括输入时钟(clk)、复位信号(rstn)、串行数据接收端(rxd)以及串行数据发送端(txd)。通用参数boud_rate和clk_rate分别用于设定波特率和系统时钟频率。程序的工作流程是：当按键key1被按下时，控制器会发送"welcome"；PC机则负责接收并验证数据，通常使用串口调试工具以ASCII模式解析接收到的数据。此外，PC可以发送0-F的十六进制数据，FPGA接收到后显示在7段数码管上。 值得注意的是，为了确保通信同步，程序使用一个8倍于波特率的时钟，将每个比特的周期时间划分为8个时隙。这使得数据传输更加稳定，减少了同步错误的可能性。文档还提到了使用的库函数，如ieee.std_logic_1164、std_logic_unsigned和std_logic_arith，这些是VHDL设计中常用的标准库，提供了基本的逻辑运算和数据类型支持。 这份文档提供了一个实用的VHDL串口通信设计示例，不仅包括了串口控制器的原理、配置细节，还有实际应用中的交互过程和关键代码片段，对于学习和理解VHDL在串口通信设计中的应用具有很高的参考价值。