VLSI测试方法学：IDDQ与延迟故障检测

"该资源是关于集成电路（VLSI）测试方法学和可测性设计的教材，由雷绍充等人编写，详细介绍了VLSI的测试技术，特别是IDDQ测试和延迟故障检测，以及可测性设计的概念和应用。" 在集成电路（VLSI）领域，测试是确保芯片质量和可靠性的重要环节。其中，测试图形生成是关键的一环，它涉及到如何设计一组信号来检测可能存在的缺陷。在描述中提到的"延迟故障"是一种常见的故障类型，它指的是由于信号路径中的时间延迟导致的电路性能下降。研究发现，CMOS器件的延迟故障往往与静态电流变化有关，这使得IDDQ（零动态电流）测试成为一种有效的检测方法。IDDQ测试通过比较正常和故障状态下的电流变化来识别延迟故障，而且相比电压测试，它所需的测试图形更少。 IDDQ测试能够检测如栅氧短路、栅源短路、结泄漏等故障，但无法检测所有类型的故障，例如漏或源开路。表10.3列出了不同类型的缺陷与安全操作区（SAF）和IDDQ测试的关系，展示了哪些缺陷可以被IDDQ测试检出。 此外，测试图形生成有两种主要方法：基于电路级模型和基于泄漏故障模型。前者考虑整个电路的详细行为，而后者则是根据泄漏故障的特性来设计测试图形。这些测试图形旨在创建低阻抗路径，以允许电流流经可能存在缺陷的区域，从而暴露问题。 在《VLSI测试方法学和可测性设计》这本书中，作者还涵盖了广泛的测试技术，包括组合电路和时序电路的测试生成、扫描和边界扫描理论，以及内建自测试（BIST）和数据压缩结构等。这些内容不仅适用于集成电路的设计和制造，也对测试和应用领域具有指导意义，对于学习和理解VLSI测试的复杂性和重要性非常有价值。 测试图形生成和延迟故障检测是VLSI测试中的关键技术，通过这些方法可以有效地识别和预防集成电路中的潜在问题，确保产品的质量和性能。而可测性设计则是为了方便这些测试过程，通过集成测试逻辑到芯片设计中，提高测试效率并降低测试成本。对于VLSI领域的专业人士和学生来说，理解和掌握这些知识至关重要。