各种电平标准的讨论（TTL，ECL，PECL，LVDS、CMOS、CML.......）
ECL 电路是射极耦合逻辑（Emitter Couple Logic）集成电路的简称 与
TTL 电路不同，ECL 电路的最大特点是其基本门电路工作在非饱和状态 所以，
ECL 电路的最大优点是具有相当高的速度 这种电路的平均延迟时间可达几个毫
微秒甚至亚毫微秒数量级,这使得 ECL 集成电路在高速和超高速数字系统中充当
无以匹敌的角色。
ECL 电路的逻辑摆幅较小（仅约 0.8V ，而 TTL 的逻辑摆幅约为 2.0V
），当电路从一种状态过渡到另一种状 态时，对寄生电容的充放电时间将减少，
这也是 ECL 电路具有高开关速度的重要原因。但逻辑摆幅小，对抗干扰能力不
利。 由于单元门的开关管对是轮流导通的，对整个电路来讲没有“截止”状态，
所以单元电路的功耗较大。
从电路的逻辑功能来看， ECL 集成电路具有互补的输出，这意味着同
时可以获得两种逻辑电平输出，这将大大简化逻辑系统的设计。 ECL 集成电
路的开关管对的发射极具有很大的反馈电阻，又是射极跟随器输出，故这种电
路具有很 高的输入阻抗和低的输出阻抗。射极跟随器输出同时还具有对逻辑信
号的缓冲作用。
在通用的电子器件设备中，TTL 和 CMOS 电路的应用非常广泛。但是面对
现在系统日益复杂，传输的数据量越来越大，实时性要求越来越高，传输距离
越来越长的发展趋势，掌握高速数据传输的逻辑电平知识和设计能力就显得更
加迫切了。
1 几种常用高速逻辑电平
1.1LVDS 电平
LVDS（Low Voltage Dierential Signal）即低电压差分信号，
LVDS 接口又称 RS644 总线接口，是 20 世纪 90 年代才出现的一种数据传输
和接口技术。
LVDS 的典型工作原理如图 1 所示。最基本的 LVDS 器件就是 LVDS
驱动器和接收器。LVDS 的驱动器由驱动差分线对的电流源组成，电流通常为
3.5 mA。LVDS 接收器具有很高的输入阻抗，因此驱动器输出的大部分电流都
流过 100 Ω 的匹配电阻，并在接收器的输入端产生大约 350 mV 的电压。当
驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑“1”和逻辑
“0”状态。
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