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更新于2023-03-16
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2018版本的DFT的压缩的使用指南,包括了DFT Compiler Scan、DFTMAX Compression、DFTMAX Ultra Compression、DFTMAX LogicBIST Self-Test的描述
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DFTMAX
™
Design-for-Test
User Guide
Version O-2018.06-SP4, December 2018
DFTMAX™ Design-for-Test User Guide, Version O-2018.06-SP4 ii
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iii
Contents
About This User Guide . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xxxviii
Customer Support. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xli
Part I: DFT Overview
1. Introduction to Synopsys DFT Tools
Key Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-2
Key Benefits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-2
DFT Compiler and the Galaxy Test Automation Solution . . . . . . . . . . . . . . . . . . . . . 1-2
DFTMAX Scan Compression . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4
DFTMAX Ultra Scan Compression . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4
DFTMAX LogicBIST Self-Test. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5
Other Tools in the Synopsys Test and Yield Solution . . . . . . . . . . . . . . . . . . . . . . . . 1-5
2. Designing for Manufacturing Test
Functional Testing Versus Manufacturing Testing. . . . . . . . . . . . . . . . . . . . . . . . . . . 2-2
Modeling Manufacturing Defects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-2
Understanding Stuck-At Fault Models . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3
Controllable and Observable Faults . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3
Detecting Stuck-At Faults . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-4
Determining Coverage. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-5
Understanding Fault Simulation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-6
Contents iv
DFTMAX™ Design-for-Test User Guide O-2018.06-SP4
DFTMAX™ Design-for-Test User Guide Version O-2018.06-SP4
Automatically Generating Test Patterns. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-6
Formatting Test Patterns . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7
Achieving Maximum Fault Coverage for Sequential Cells . . . . . . . . . . . . . . . . . . . . 2-7
Controllability of Sequential Cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8
Observability of Sequential Cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8
Understanding the Full-Scan Test Methodology . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-9
Scan Styles Supported by DFT Compiler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-9
Multiplexed Flip-Flop Scan Style . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-10
Clocked-Scan Scan Style . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-10
Level-Sensitive Scan Design (LSSD) Style . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-11
Scan-Enabled Level-Sensitive Scan Design (LSSD) Style . . . . . . . . . . . . . . . . 2-11
Summary of Supported Scan Cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-12
Logic Library Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-13
Describing the Test Environment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-13
Test Design Rule Checking Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-14
Getting the Best Results With Scan Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-14
3. Scan Design Techniques
Internal Scan Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-2
Scan Cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-2
Scan Chains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-2
Scan Cells in Semiconductor Vendor Libraries . . . . . . . . . . . . . . . . . . . . . . . . . 3-3
The Effect of Adding Scan Circuitry to a Design . . . . . . . . . . . . . . . . . . . . . . . . 3-3
ATPG and Internal Scan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3
Applying Scan Patterns . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4
Full-Scan Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5
Test for System-On-A-Chip Designs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-6
Boundary Scan Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-6
4. Scan Styles
Multiplexed Flip-Flop Scan Style . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2
Flip-Flop Equivalents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2
Master-Slave Latch Equivalents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3
Multiplexed Flip-Flop Scan Style Characteristics. . . . . . . . . . . . . . . . . . . . . . . . 4-5
Chapter 1: Contents
1-v
Contents v
DFTMAX™ Design-for-Test User Guide Version O-2018.06-SP4
Clocked-Scan Scan Style . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5
Flip-Flop Equivalents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
Latch Equivalents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7
Clocked-Scan Scan Style Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-9
LSSD Scan Style . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-9
Single-Latch LSSD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-10
Single-Latch LSSD Scan Style Characteristics . . . . . . . . . . . . . . . . . . . . . 4-13
Double-Latch LSSD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-13
Double-Latch LSSD Scan Style Characteristics. . . . . . . . . . . . . . . . . . . . . 4-16
Clocked LSSD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-16
Clocked LSSD Scan Style Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . 4-18
Scan-Enabled LSSD Style . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-18
Scan-Enabled LSSD Scan Style Characteristics. . . . . . . . . . . . . . . . . . . . . . . . 4-21
5. Scan Design Requirements
Test Port Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-2
Test Timing Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4
Test Clock Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5
Clock Requirements in Edge-Sensitive Scan Shift Styles . . . . . . . . . . . . . . . . . 5-5
Skew Issues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5
Mixed Edges. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6
Multiple Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7
Clock Requirements in LSSD Scan Styles . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7
Master Scan Clock and Slave Clock. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
Synchronized Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
Skew Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
Test Protocol Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
Valid and Invalid Test Protocols . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
Methods of Generating Test Protocols. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
Reading In an Existing Test Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
Creating a Fully User-Specified Test Protocol . . . . . . . . . . . . . . . . . . . . . . 5-9
Inferring a Test Protocol Based on Partial Specification . . . . . . . . . . . . . . . 5-9
Inferring a Test Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10
Initialization Protocol. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10
Protocol Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10
Strobe-Before-Clock Protocol. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10
A Strobe-Before-Clock Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-11
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