用verilog语言设计倒计时模块

下面是一个简单的Verilog语言设计的倒计时模块，其中包含一个计数器和一个比较器，可以指定倒计时的时间，并在计数器达到零时输出一个信号。

module countdown(
    input clk, // 时钟信号
    input rst, // 复位信号
    input [31:0] time, // 倒计时时间
    output reg done // 倒计时结束信号
);

reg [31:0] count;

always @(posedge clk, negedge rst) begin
    if (!rst) begin
        count <= 0;
        done <= 0;
    end else begin
        if (count == 0) begin
            done <= 1;
        end else begin
            count <= count - 1;
            done <= 0;
        end
    end
end

initial begin
    count <= time;
end

endmodule

在该设计中，时钟信号 `clk` 用于驱动计数器和比较器的运行，复位信号 `rst` 用于将计数器和比较器复位为初始状态。`time` 输入信号指定了倒计时的时间，计数器从该时间开始倒计时，每个时钟周期减去一个单位。计数器的值 `count` 初始化时为 `time`，当计数器减为零时，比较器将输出一个信号 `done`，表示倒计时结束。