本关任务:用verilog描述带异步复位端、下降沿触发的jk触发器,在右侧代码窗口中补

充下列代码：

module jk_flip_flop(
    input j,
    input k,
    input rst_n,
    input clk,
    output reg q,
    output reg q_bar
    );
    
    always @(posedge clk or negedge rst_n) begin
        if(~rst_n) begin
            q <= 1'b0;
            q_bar <= 1'b1;
        end
        else begin
            if(j & ~k) begin
                q <= 1'b1;
                q_bar <= 1'b0;
            end
            else if(~j & k) begin
                q <= 1'b0;
                q_bar <= 1'b1;
            end
        end
    end
    
endmodule

相关问题

用verilog语句，(1）上升沿触发的触发器 (2）带同步复位、上升沿触发的触发器 (3）带异步复位、上升沿触发的触发器 (4）带异步复位和时钟使能、上升沿触发的触发器

1. 上升沿触发的触发器的 verilog 语句如下：

always @(posedge clk)
    q <= d;

2. 带同步复位、上升沿触发的触发器的 verilog 语句如下：

always @(posedge clk, negedge rstn)
    if (!rstn)
        q <= 1'b0;
    else
        q <= d;

3. 带异步复位、上升沿触发的触发器的 verilog 语句如下：

always @(posedge clk, negedge rst)
    if (!rst)
        q <= 1'b0;
    else
        q <= d;

4. 带异步复位和时钟使能、上升沿触发的触发器的 verilog 语句如下：

always @(posedge clk, negedge rst, posedge en)
    if (!rst)
        q <= 1'b0;
    else if (en)
        q <= d;

使用Verilog代码设计一个含异步置位和异步复位的JK触发器

下面是一个含有异步置位和异步复位的JK触发器的 Verilog 代码：

module JK_trigger (
    input J,
    input K,
    input async_set,
    input async_reset,
    input clk,
    output reg Q
);

always @(posedge clk) begin
    if (async_reset) begin
        Q <= 0;
    end else if (async_set) begin
        Q <= 1;
    end else if (J && !K) begin
        Q <= 1;
    end else if (!J && K) begin
        Q <= 0;
    end
end

endmodule

这个JK触发器有四个输入，分别是 J、K、异步置位信号 async_set 和异步复位信号 async_reset。它还有一个时钟输入 clk 和一个输出 Q。

在时钟的上升沿，如果异步复位信号 async_reset 被激活，输出 Q 就会被重置为0；如果异步置位信号 async_set 被激活，输出 Q 就会被置为1；如果 J 和 K 都为0，输出 Q 的值保持不变；如果 J 和 K 都为1，输出 Q 的值会被反转。