用 Verilog HDL 代码模块,产生一个 3kHz 的方波信号

以下是一个简单的 Verilog HDL 代码模块，用于产生3kHz的方波信号：

module square_wave(
    input clk,
    output reg out
);

reg [16:0] count;

always @(posedge clk) begin
    if (count == 16666) begin  // 16666 = 24MHz / 2 / 3000
        count <= 0;
        out <= ~out;           // 取反输出
    end else begin
        count <= count + 1;
    end
end

endmodule

这个模块有一个时钟输入 clk 和一个方波输出 out。在每个时钟的上升沿，计数器 count 会加 1，当 count 达到 16666 时，输出 out 会取反。这样，就可以产生一个周期为 1/3000 秒的方波信号。注意，这个代码假定时钟频率为 24MHz。如果时钟频率不同，需要相应地调整计数器的值。