四位计数器verilog

以下是四位计数器的 Verilog 代码：

module four_bit_counter(
    input clk,
    input reset,
    output reg [3:0] count
);

always @(posedge clk or posedge reset) begin
    if (reset) begin
        count <= 4'b0000;
    end else begin
        count <= count + 1;
    end
end

endmodule

该模块包含一个时钟输入、一个复位信号输入和一个四位输出计数器。当复位信号为高电平时，计数器被重置为零。在每一个时钟上升沿时，计数器加一，直到达到 15（二进制 1111），然后再次从零开始计数。