用VHDL语言设计一个同步置1、异步清零的D触发器

在VHDL设计中，同步置1、异步清零的D型触发器通常用于存储数字信号，并且其状态会在同步时钟上升沿到来时置位，在任何时候只要有异步清零信号，触发器的状态就会被清零。以下是一个简单的VHDL描述：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity D_FF is
   Port ( D : in STD_LOGIC;      -- 数据输入
          CLK : in STD_LOGIC;     -- 同步时钟
          Q : out STD_LOGIC;      -- 输出信号
          CLR : in STD_LOGIC);    -- 异步清零信号
end D_FF;

architecture Behavioral of D_FF is
begin
   process (CLK, CLR)
      variable next_Q : STD_LOGIC; -- 下一个状态
   begin
      if rising_edge(CLK) then -- 同步时钟上升沿
         if CLR = '0' then -- 如果清零信号无效
            next_Q <= D;        -- 置位Q为D值
         else -- 清零信号有效
            next_Q <= '0';      -- 清零Q
         end if;
      else -- 非时钟边沿，保持当前状态
         next_Q <= Q;
      end if;
      
      Q <= next_Q;           -- 更新当前状态到输出
   end process;
end Behavioral;