编写完整VHDL代码，描述一个具有异步清零、异步置位的下降沿有效的D触发器。

以下是一个具有异步清零、异步置位的下降沿有效的D触发器的完整VHDL代码：

library IEEE;
use IEEE.STD_LOGIC_1164.all;

entity d_ff_async_reset_set is
  port (
    clk   : in  std_logic;
    rst   : in  std_logic;
    set   : in  std_logic;
    clr   : in  std_logic;
    d     : in  std_logic;
    q     : out std_logic
  );
end d_ff_async_reset_set;

architecture rtl of d_ff_async_reset_set is
begin
  process (clk, rst, set, clr)
  begin
    if (rst = '0') then
      q <= '0';
    elsif (set = '0') then
      q <= '1';
    elsif (clr = '0') then
      q <= '0';
    elsif (falling_edge(clk)) then
      q <= d;
    end if;
  end process;
end rtl;

该代码定义了一个名为`d_ff_async_reset_set`的实体，该实体具有六个端口：`clk`是时钟输入端口，`rst`是异步清零输入端口，`set`是异步置位输入端口，`clr`是清零输入端口，`d`是数据输入端口，`q`是数据输出端口。

在`rtl`体中，使用了一个过程来实现D触发器的功能。当`rst`为低电平时，输出`q`被强制设置为低电平。当`set`为低电平时，输出`q`被强制设置为高电平。当`clr`为低电平时，输出`q`被强制设置为低电平。当时钟信号`clk`的下降沿到来时，输出`q`被设置为输入`d`的值。

需要注意的是，该代码使用了标准逻辑库`IEEE.STD_LOGIC_1164.all`，并使用了`falling_edge(clk)`函数来检测时钟信号的下降沿。