Verilog 流水灯数码管蜂鸣器课程设计

Ver 是一种硬件描述语言，可以用来描述数字电路的行为。流水灯、数码管和蜂鸣器都是数字电路中常见的模块，可以用 Verilog 来实现。

以下是一个基于 Verilog 的流水灯、数码管和蜂鸣器的设计：

// 定义模块
module led_display(
    input clk, // 时钟信号
    output reg [3:0] leds, // 四个 LED 灯
    output reg [6:0] segs, // 七段数码管
    output reg beep // 蜂鸣器
);

// 定义计数器参数
parameter COUNTER_MAX = 24'd500000; // 最大计数值

// 定义状态机参数
parameter STATE_IDLE = 2'd0; // 空闲状态
parameter STATE_LED = 2'd1; // 流水灯状态
parameter STATE_COUNT = 2'd2; // 计数器状态
parameter STATE_DISPLAY = 2'd3; // 数码管显示状态
parameter STATE_BEEP = 2'd4; // 蜂鸣器状态

// 定义状态机变量
reg [1:0] state = STATE_IDLE;
reg [23:0] counter = 0; // 计数器

// 定义流水灯变量
reg [3:0] led_pattern = 4'b0001; // LED 灯模式

// 定义计数器变量
reg [7:0] count_value = 8'h00; // 计数器初始值

// 定义数码管变量
reg [3:0] seg_pattern = 4'b0000; // 数码管模式
reg [1:0] seg_index = 2'd0; // 数码管索引

// 定义蜂鸣器变量
reg beep_pattern = 1'b0; // 蜂鸣器模式

// 空闲状态
always @ (posedge clk) begin
    if (state == STATE_IDLE) begin
        // 等待一段时间后进入流水灯状态
        if (counter >= COUNTER_MAX) begin
            state <= STATE_LED;
            counter <= 0;
        end else begin
            counter <= counter + 1;
        end
    end
end

// 流水灯状态
always @ (posedge clk) begin
    if (state == STATE_LED) begin
        // 更新 LED 灯模式
        led_pattern <= {led_pattern[2:0], led_pattern[3]};
        // 进入计数器状态
        state <= STATE_COUNT;
    end
end

// 计数器状态
always @ (posedge clk) begin
    if (state == STATE_COUNT) begin
        // 计数器加 1
        count_value <= count_value + 1;
        // 计数器溢出后进入数码管显示状态
        if (count_value == 8'hFF) begin
            state <= STATE_DISPLAY;
            counter <= 0;
        end
    end
end

// 数码管显示状态
always @ (posedge clk) begin
    if (state == STATE_DISPLAY) begin
        // 更新数码管模式和索引
        case (seg_index)
            2'd0: seg_pattern <= 4'b0111;
            2'd1: seg_pattern <= 4'b1000;
            2'd2: seg_pattern <= 4'b1001;
            2'd3: seg_pattern <= 4'b0000;
        endcase
        seg_index <= seg_index + 1;
        if (seg_index == 2'd4) begin
            seg_index <= 0;
        end
        // 等待一段时间后进入蜂鸣器状态
        if (counter >= COUNTER_MAX) begin
            state <= STATE_BEEP;
            counter <= 0;
        end else begin
            counter <= counter + 1;
        end
    end
end

// 蜂鸣器状态
always @ (posedge clk) begin
    if (state == STATE_BEEP) begin
        // 播放蜂鸣器声音
        beep_pattern <= ~beep_pattern;
        // 回到空闲状态
        state <= STATE_IDLE;
    end
end

// 输出模块
always @ (*) begin
    leds = led_pattern;
    segs = seg_pattern;
    beep = beep_pattern;
end

endmodule

这个 Verilog 模块包含一个状态机，用于控制流水灯、计数器、数码管和蜂鸣器的行为。模块的输入包括时钟 clk，输出包括四个 LED 灯 leds、七段数码管 segs 和蜂鸣器 beep。

模块的状态机按照如下顺序运行：

1. 空闲状态：等待一段时间后进入流水灯状态。
2. 流水灯状态：更新 LED 灯模式，进入计数器状态。
3. 计数器状态：计数器加 1，计数器溢出后进入数码管显示状态。
4. 数码管显示状态：更新数码管模式和索引，等待一段时间后进入蜂鸣器状态。
5. 蜂鸣器状态：播放蜂鸣器声音，回到空闲状态。

这个 Verilog 模块可以通过 Vivado 等 FPGA 开发工具进行编译和下载到 FPGA 板上运行。