fpga ddr3和ddr4
时间: 2023-09-11 10:02:56 浏览: 347
FPGA可以支持DDR3和DDR4这两种类型的内存。对于DDR3,系统时钟(sys_clk)可以是单端或差分,但必须从FPGA管脚输入,并直接连接到DDR3 MIG IP核,而不是使用PLL产生的时钟作为sys_clk。\[1\]对于DDR4,可以参考一些文章和代码进行读写测试,例如在知乎上有一篇关于DDR4读写测试的文章,其中提供了一些代码并经过仿真验证。但在下板测试时可能会出现DDR返回的RD_DATA与RD_DATA_DVLD之间存在差拍关系,具体原因不清楚。\[2\]在生成DDR4 IP核后,可以打开example design工程,里面会有Xilinx提供的一个DDR4与FPGA之间的管脚绑定参考example_design.xdc,可以直接使用。\[3\]
#### 引用[.reference_title]
- *1* *2* *3* [KU FPGA DDR4 SDRAM仿真/板卡测试](https://blog.csdn.net/qq_22168673/article/details/110527965)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^insertT0,239^v3^insert_chatgpt"}} ] [.reference_item]
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