4人抢答器verilog代码

以下是一个简单的4人抢答器的Verilog代码示例：

module buzzer(input clk, input reset, input [3:0] answer, output [3:0] buzzer_out);

reg [3:0] buzzer_count;
reg [3:0] buzzer_sel;

always @(posedge clk) begin
    if (reset) begin
        buzzer_count <= 0;
        buzzer_sel <= 4'b1111;
    end else begin
        buzzer_count <= (buzzer_count == 4'b1111) ? 0 : (buzzer_count + 1);
        if (answer != 4'b0000 && buzzer_sel == 4'b1111) begin
            buzzer_sel <= answer;
        end
    end
end

assign buzzer_out = (buzzer_count < 4'd2) ? buzzer_sel : 4'b1111;

endmodule

该代码包括一个时钟输入clk，一个重置输入reset，一个4位答案输入answer和一个4位蜂鸣器输出buzzer_out。当有人按下抢答器时，对应的答案编号将被保存在answer中。在下一个时钟上升沿时，抢答器会发出声音，并在接下来的几个时钟周期内保持响铃，以提示该选手已经抢答成功。buzzer_count变量用于计时，buzzer_sel变量用于保存抢答成功的选手编号。重置信号将清空计时器和选手编号。