3. 试用Verilog HDL的行为描述方式写出一个计数器程序。要求如下： 计数器的功能是从1开始计数到12，然后又从1开始，周而复始运行。计数器的输出为8421BCD码。

下面是一个简单的Verilog HDL计数器代码，它可以从1开始计数到12，然后再从1开始，一直循环运行。计数器的输出为8421BCD码。

module counter(
    input clk,
    output reg [3:0] out
);

reg [3:0] count;

always @(posedge clk) begin
    if (count == 4'b1100) begin
        count <= 4'b0001;
    end else begin
        count <= count + 1;
    end
end

always @(*) begin
    case (count)
        4'b0000: out = 4'b0001;
        4'b0001: out = 4'b0002;
        4'b0010: out = 4'b0003;
        4'b0011: out = 4'b0004;
        4'b0100: out = 4'b0001;
        4'b0101: out = 4'b0002;
        4'b0110: out = 4'b0003;
        4'b0111: out = 4'b0004;
        4'b1000: out = 4'b0001;
        4'b1001: out = 4'b0002;
        4'b1010: out = 4'b0003;
        4'b1011: out = 4'b0004;
        default: out = 4'b0000;
    endcase
end

endmodule

该计数器使用两个 always 块。第一个 always 块在时钟的上升沿触发，实现了计数器的逻辑，从1开始计数到12，然后再从1开始，一直循环运行。第二个 always 块使用 case 语句将计数器的值转换为 8421BCD 码，并将其输出到 out 端口上。