用verilog设计一个30s倒计时电路 并且倒计时时间可以调整 调整范围15s到100s

在Verilog中设计一个可调节的30s倒计时电路，首先需要定义一个计数范围的枚举类型（enum），然后根据输入的时间设定值动态设置计数器。以下是基本的设计思路：

// 定义计数范围的枚举类型
typedef enum {MIN_TIME, MAX_TIME} TimeRange;

// 定义模块结构体
module CountdownModule (
    input wire clk,         // 主时钟
    input wire reset,        // 清零信号
    input wire timeSel,      // 时间选择信号
    input wire start,        // 开始计时信号
    input wire increment,    // 是否增加计数
    output reg [3:0] timer_value,   // 计数器值
    output reg [6:0] display       // 数码管显示
);

// 内部状态机
TimeRange current_time_range;
timeSel <= MIN_TIME; // 初始设为最小时间

always @(*) begin
    if (reset) begin
        timer_value <= 0;
        display <= 'Z'; // 显示数字0
        current_time_range <= MIN_TIME;
    end
    else if (timeSel == MIN_TIME) begin
        // 如果选择了最小时间，计数范围固定为15s
        current_time_range <= MIN_TIME;
        // 具体计数逻辑，例如计数到30s
        if (start && !increment) begin
            if (timer_value < 30'd15) begin
                timer_value++;
                display <= countToDisplay(timer_value); // 更新显示
            end else begin
                stopCounting;
            end
        end
    end else begin
        // 同理，如果选择了最大时间范围，计数范围为100s
        current_time_range <= MAX_TIME;
        // 根据选择的范围调整计数逻辑
    end
end

// 数字转换函数，将计数值转换为数码管显示
function [6:0] countToDisplay(int cnt);
    // 省略具体实现细节
endfunction

// 阻止计数的函数
function void stopCounting();
    // 当计时结束，设置计数器为停止状态
endfunction