用verilog设计一个24秒倒计时且可以随时暂停

下面是一个用Verilog设计的带暂停功能的24秒倒计时电路：

module timer(
    input clk,
    input reset,
    input pause,
    output reg[4:0] seconds
);

reg[4:0] count;
reg paused;

always @(posedge clk or posedge reset) begin
    if(reset) begin
        count <= 0;
        seconds <= 24;
        paused <= 0;
    end else begin
        if(pause) begin
            paused <= 1;
        end else if(paused) begin
            paused <= 0;
            count <= 9;
        end else begin
            if(count == 0) begin
                count <= 9;
                seconds <= seconds - 1;
            end else begin
                count <= count - 1;
            end
        end
    end
end

endmodule

这个电路与上一个电路类似，但是增加了一个暂停输入。当暂停输入为高时，计时暂停，秒数不变。当暂停输入从高变低时，计数器重新开始计数，秒数不变，从上次暂停的位置继续倒计时。