reg [7:0] sec ; // 秒 reg [7:0] min ; // 分 reg [7:0] hour ; // 时 reg [7:0] day ; // 日 reg [7:0] mon ; // 月 reg [7:0] year ; // 年 wire [23:0] rtc_time ; // 时间，从低位到高位依次是秒、分、时，各8bit wire [23:0] rtc_date ; // 日期，从低位到高位依次是日、月、年，各8bit //wire define wire neg_sap ; // 采下降沿得到的信号 //***************************************************** //** main code //***************************************************** assign neg_sap = (~key_dy0 & key_dy1); // 按键按下时，得到一个周期的高电平信号 assign rtc_time = {hour,min,sec}; assign rtc_date = {year,mon,day}; 将得到的小时分钟和秒显示在串口上位机上 串口上位机的输入是uart_rx

为了将得到的小时、分钟和秒显示在串口上位机上，需要使用 Verilog 中的串口通信模块以及计数器模块。

首先，需要将小时、分钟和秒转换成 ASCII 码并存储在缓存区中，然后通过串口通信模块发送给上位机。以下是一个示例代码：

module rtc_display(
input clk,
input rst,
input [7:0] hour,
input [7:0] min,
input [7:0] sec,
output reg [7:0] uart_tx
);

// 定义计数器，控制串口发送速率
reg [15:0] cnt;
parameter BAUD_RATE = 9600;
parameter DIVIDER = 50000000 / BAUD_RATE;

// 定义缓存区，存储转换后的 ASCII 码
reg [7:0] buffer [0:8];
reg [3:0] buf_ptr;

// 定义串口通信模块
uart #(
.BAUD_RATE(BAUD_RATE),
.DATA_BITS(8),
.STOP_BITS(1),
.PARITY("NONE")
) my_uart (
.clk(clk),
.rst(rst),
.rx(uart_rx),
.tx(uart_tx)
);

// 将小时、分钟和秒转换成 ASCII 码并存储在缓存区中
always @ (posedge clk) begin
if (cnt == DIVIDER) begin
cnt <= 0;
if (buf_ptr < 8) begin
case (buf_ptr)
0: buffer[0] <= 'H';
1: buffer[1] <= (hour / 10) + '0';
2: buffer[2] <= (hour % 10) + '0';
3: buffer[3] <= 'M';
4: buffer[4] <= (min / 10) + '0';
5: buffer[5] <= (min % 10) + '0';
6: buffer[6] <= 'S';
7: buffer[7] <= (sec / 10) + '0';
8: buffer[8] <= (sec % 10) + '0';
endcase
buf_ptr <= buf_ptr + 1;
end
end else begin
cnt <= cnt + 1;
end
end

// 将缓存区中的 ASCII 码发送给上位机
always @ (posedge clk) begin
if (buf_ptr > 0) begin
uart_tx <= buffer[buf_ptr - 1];
if (my_uart.tx_ready) begin
buf_ptr <= buf_ptr - 1;
end
end
end

endmodule

在主模块中，需要实例化 rtc_display 模块并将小时、分钟和秒作为输入连接到该模块。同时，需要将串口通信模块的 rx 端口连接到上位机的 tx 端口，tx 端口接收到的数据将发送给上位机。

module main(
input clk,
input rst,
input [7:0] hour,
input [7:0] min,
input [7:0] sec,
input uart_rx,
output reg [7:0] uart_tx
);

rtc_display my_rtc_display (
.clk(clk),
.rst(rst),
.hour(hour),
.min(min),
.sec(sec),
.uart_tx(uart_tx),
.uart_rx(uart_rx)
);

uart #(
.BAUD_RATE(9600),
.DATA_BITS(8),
.STOP_BITS(1),
.PARITY("NONE")
) my_uart (
.clk(clk),
.rst(rst),
.rx(uart_tx),
.tx(uart_rx)
);

endmodule

以上代码仅供参考，具体实现可能需要根据具体需求进行修改。