Synchronization Signal Block

时间: 2024-08-14 20:04:18 浏览: 70
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关于kSSB学习的辨析.docx

Synchronization Signal Block (SSB) 是5G新空口（NR）中用于同步和小区搜索的关键物理信道/信号。它包含了无线帧结构中的基本时间与频率信息，如时域上的位置（通过PSS和SSS）和频率上的位置（通过PBCH）。 **SSB组成**[^4]: - **Primary Synchronization Sequence (PSS)**: 主同步序列，用于确定无线帧的开始时间和频率位置。 - **Secondary Synchronization Sequence (SSS)**: 次级同步序列，进一步细化帧的位置并帮助解调PSS。 **功能**[^4]: - **时间同步**: SSB提供了一个精确的时间基准，使得设备能够准确地知道每个无线帧的起始时刻。 - **频率同步**: PSS和SSS共同确定了载波的频率。 - **小区搜索**: 用户设备可以利用SSB来识别不同的小区并获取广播消息，如Physical Broadcast Channel (PBCH)，其中包含小区ID和其他重要配置信息。 在实际操作中，接收端会先捕获到SSB，然后基于这些信息去解调其他重要的通信信道。
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module mppcs_block_enc #( parameter DW = 32, /// max. data width parameter HW = 4, /// max. header width parameter ND = 16 /// max. data per block ) ( /// ingress data interface input logic block_start, /// block synchronization signal input logic [HW-1:0] header_in, /// block header input logic [DW-1:0] data_in, /// ingress data before header insertion input logic in_valid, /// ingress flow control output logic in_ready, /// ingress flow control /// egress data interface output logic [DW-1:0] data_out, /// egress data after header insertion output logic out_valid, /// egress flow control input logic out_ready, /// egress flow control /// control options input [$clog2(DW)-1:0] msb_data, /// number of data bits - 1 input [$clog2(HW)-1:0] msb_header, /// number of header bits - 1 input [$clog2(ND)-1:0] msb_num_data, /// number of data per block - 1 output logic sync_track, /// block synchronization tracking signal input logic sync_mode, /// 0: use block_start, 1: use sync_track input logic enable, /// 0: clock-gated, 1: mission mode input logic bypass, /// 1: data pass-through without header insertion /// clock & reset input clk, input rst );

模块包含 ingress 和 egress 数据接口，其中 ingress 数据接口包括了用于同步块的 block_start 信号、块头部的 header_in 信号、未插入头部的 ingress 数据 data_in 信号、ingress 控制信号 in_valid 和 in_ready。...

/// programmable block decoder to support protocols such as 64b66b, 64b67b, 128b130b, 128b132b module mppcs_block_dec #( parameter DW = 32, /// max. data width parameter DATA_WIDTH = 32, parameter HW = 4, /// max. header width 4 parameter ND = 16 /// max. number of data per block parameter DATA_PER_BLOCK = 64, ) ( /// ingress data interface input logic [DW-1:0] data_in, /// ingress data before header extraction input logic in_valid, /// ingress flow control output logic in_ready, /// ingress flow control /// egress data interface output logic block_start, /// block synchronization output logic [HW-1:0] header_out, /// block header output logic [DW-1:0] data_out, /// egress data after header extraction output logic out_valid, /// egress flow control input logic out_ready, /// egress flow control /// control options input [$clog2(DW)-1:0] msb_data, /// number of data bits - 1 input [$clog2(HW)-1:0] msb_header, /// number of header bits - 1 input [$clog2(ND)-1:0] msb_num_data, /// number of data per block - 1 output logic sync_track, /// block sync tracking signal input logic sync_mode, /// 0: use external sync directly, 1 : use internal sync after assertion of external sync input logic [3:0] sync_offset, /// offset between sync and block start signal input logic sync_start, /// external sync input logic enable, /// 0: clock-gated, 1: mission mode input logic bypass, /// 1: data pass-through without header insertion /// clock & reset input clk, input rst ); /// mask unused bits in header and data wire [DW+1 :0] data_msk = {({{(DW-1){1'b0}},1'b1}<<msb_data),1'b0} - 1'b1; wire [DW-1:0] data_eff = data_msk[DW-1:0] & data_in; wire [HW+1 :0] header_msk = {({{(HW-1){1'b0}},1'b1}<<msb_header),1'b0} - 1'b1; /// block synchronization wire block_sync_en = enable & ~bypass; logic [$clog2(ND)-1:0] cnt_block_data,cnt_block_data_nxt; logic sync_start_lat; always @(posedge clk or posedge rst) begin if (rst) sync_start_lat <= 0; else sync_start_lat <= sync_start; end

这段代码是一个可编程块解码器，用于支持诸如64b66b、64b67b、128b130b、128b132b等协议。该模块有一个数据输入接口，可以输入数据进行解码；同时也有一个数据输出接口，可以输出解码后的数据。...

module mppcs_block_dec #( parameter DW = 32, /// max. data width parameter HW = 4, /// max. header width parameter ND = 16 /// max. number of data per block ) ( /// ingress data interface input logic [DW-1:0] data_in, /// ingress data before header extraction input logic in_valid, /// ingress flow control output logic in_ready, /// ingress flow control /// egress data interface output logic block_start, /// block synchronization output logic [HW-1:0] header_out, /// block header output logic [DW-1:0] data_out, /// egress data after header extraction output logic out_valid, /// egress flow control input logic out_ready, /// egress flow control /// control options input [$clog2(DW)-1:0] msb_data, /// number of data bits - 1 input [$clog2(HW)-1:0] msb_header, /// number of header bits - 1 input [$clog2(ND)-1:0] msb_num_data, /// number of data per block - 1 output logic sync_track, /// block sync tracking signal input logic sync_mode, /// 0: use external sync directly, 1 : use internal sync after assertion of external sync input logic [3:0] sync_offset, /// offset between sync and block start signal input logic sync_start, /// external sync input logic enable, /// 0: clock-gated, 1: mission mode input logic bypass, /// 1: data pass-through without header insertion /// clock & reset input clk, input rst );

这是一个Verilog HDL代码模块，实现了一个带有数据和头部的块解码器。它的作用是从数据流中提取出块，并将数据和头部分别输出。模块中包含了许多参数，如最大数据宽度DW、最大头部宽度HW、每个块中的最大数据数目ND...

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