用Verilog写一个计时器

好的，以下是一个简单的Verilog计时器代码：

module timer (
    input clk,
    input reset,
    output reg [31:0] count
);

always @(posedge clk or posedge reset) begin
    if (reset) begin
        count <= 0;
    end else begin
        count <= count + 1;
    end
end

endmodule

这个计时器模块有一个时钟输入和一个复位输入，以及一个32位的计数器输出。每当时钟上升沿到来时，计数器就会加1。如果复位信号为高电平，计数器将被重置为0。