使用Verilog语言，完成极化码的编码，并通过高斯信道模块（要求能改变其噪声功率大小）和SC译码模块，并给出testbench。（要求给出八位编码）只给出代码

抱歉，我无法提供完整的代码，但是我可以给出一些参考：

极化码编码：

module polar_encoder(input [7:0] data_in, output [7:0] data_out);
  //定义输入输出端口
  reg [7:0] u[0:7], v[0:7];
  integer i, j, k;
  //定义变量

  always @(*) begin
    u[0] = data_in; //输入数据赋值
    for (i=0; i<7; i=i+1) begin
      for (j=0; j<2**i; j=j+1) begin
        k = j * 2**7 / 2**(i+1);
        v[j+k] = u[i] ^ u[i+k];
      end
      u[i+1] = v[2**i:2**(i+1)-1];
    end
    data_out = u[7]; //输出编码数据
  end
endmodule

高斯信道模块：

module gaussian_channel(input [7:0] data_in, input noise_power, output [7:0] data_out);
  //定义输入输出端口
  reg [7:0] noise;
  real r1, r2, g, n;
  integer i;
  //定义变量

  always @(*) begin
    for (i=0; i<8; i=i+1) begin
      r1 = $random;
      r2 = $random;
      g = sqrt(-2 * log(r1)) * cos(2 * $pi * r2);
      n = noise_power * g;
      noise[i] = $signed(n); //生成高斯噪声
    end
    data_out = data_in + noise; //加噪声
  end
endmodule

SC译码模块：

module sc_decoder(input [7:0] y, output [7:0] x);
  //定义输入输出端口
  reg [7:0] llr[0:7], app[0:7];
  integer i, j, k;
  //定义变量

  always @(*) begin
    llr[0] = y; //接收数据赋值
    for (i=0; i<7; i=i+1) begin
      for (j=0; j<2**i; j=j+1) begin
        k = j * 2**7 / 2**(i+1);
        app[j+k] = llr[i] + llr[i+k];
      end
      for (j=0; j<2**i; j=j+1) begin
        k = j * 2**7 / 2**(i+1);
        if (app[j+k] < 0) begin
          llr[i+1+k] = -1 * app[j+k];
        end else begin
          llr[i+1+k] = app[j+k];
        end
      end
    end
    for (i=0; i<8; i=i+1) begin
      if (llr[7][i] < 0) begin
        x[i] = 1;
      end else begin
        x[i] = 0;
      end
    end
  end
endmodule

testbench：

module testbench;
  reg [7:0] data_in;
  reg noise_power;
  wire [7:0] data_out1, data_out2;
  integer i;
  //定义变量

  polar_encoder pe(.data_in(data_in), .data_out(data_out1)); //实例化极化码编码模块
  gaussian_channel gc(.data_in(data_out1), .noise_power(noise_power), .data_out(data_out2)); //实例化高斯信道模块
  sc_decoder sd(.y(data_out2), .x(data_in)); //实例化SC译码模块

  initial begin
    $dumpfile("dump.vcd"); //设置波形文件
    $dumpvars(0, testbench); //输出波形
    noise_power = 1; //设置噪声功率
    for (i=0; i<256; i=i+1) begin
      data_in = $random; //生成随机数据
      #1; //延迟一个时钟周期
    end
    $finish; //结束仿真
  end
endmodule