使用Verilog语言，写一个polar码的解码模块，要求使用SC译码算法

以下是一个简单的Verilog极化码(SC译码)解码模块的示例代码。该模块输入为极化码和对应的信道误差概率，输出为解码后的信息比特。

module polar_decoder (
  input  clk,
  input  rst,
  input  [N-1:0] polar_code_in,
  input  [N-1:0] channel_llr_in,
  output [K-1:0] info_bits_out
);

  parameter N = 64; // 极化码长度
  parameter K = 32; // 信息比特数
  parameter L = $clog2(N); // 树深度

  reg [N-1:0] polar_code;
  reg [N-1:0] channel_llr;
  reg [K-1:0] info_bits;

  wire [N-1:0] u[L:0];
  wire [N-1:0] v[L:0];

  // 初始化
  always @(posedge rst) begin
    polar_code <= polar_code_in;
    channel_llr <= channel_llr_in;
    info_bits <= 0;
  end

  // 极化码译码
  sc_decoder #(.N(N), .K(K), .L(L)) decoder (
    .clk(clk),
    .rst(rst),
    .u(u),
    .v(v),
    .channel_llr(channel_llr),
    .polar_code(polar_code)
  );

  // 提取信息比特
  always @(u[L]) begin
    info_bits <= u[L][K-1:0];
  end

  assign info_bits_out = info_bits;

endmodule

其中，`sc_decoder` 是一个SC译码器模块。该模块的代码如下所示：

module sc_decoder (
  input  clk,
  input  rst,
  input  [N-1:0] channel_llr,
  input  [N-1:0] polar_code,
  output [N-1:0] u[L:0],
  output [N-1:0] v[L:0]
);

  parameter N = 64; // 极化码长度
  parameter K = 32; // 信息比特数
  parameter L = $clog2(N); // 树深度

  reg [N-1:0] llr[N-1:0];

  // 初始化
  always @(posedge rst) begin
    for (int i = 0; i < N; i = i + 1) begin
      llr[i] <= channel_llr[i];
    end
  end

  // 极化码译码
  generate
    for (int l = 0; l <= L; l = l + 1) begin
      assign u[l] = {1'b0};
      assign v[l] = {1'b0};

      if (l == 0) begin
        for (int i = 0; i < N; i = i + 1) begin
          u[l][polar_code[i]] = llr[i] < 0;
        end
      end else begin
        for (int i = 0; i < N; i = i + (1 << l)) begin
          for (int j = 0; j < (1 << (l-1)); j = j + 1) begin
            int idx1 = i + j;
            int idx2 = i + j + (1 << (l-1));
            int k = (j % 2 == 0) ? 0 : (1 << (l-1));
            int sign = (k == 0) ? 1 : -1;
            v[l][idx1] = v[l-1][idx1] ^ v[l-1][idx2];
            u[l][idx1] = u[l-1][idx1] ^ (sign * v[l-1][idx2] * llr[idx1 ^ k] < 0);
          end
        end
      end
    end
  endgenerate

endmodule

该译码器使用了递归的方法实现译码过程，每一层计算出当前层的 `u` 和 `v` 值，并将其发送给下一层。在顶层，将 `u` 的前 `K` 个比特选为信息比特。