verilog声明状态机 idle

可以这样声明：

module state_machine (
input clk,
input rst,
input start,
output reg [1:0] state
);

// 初始状态为 idle
parameter idle = 2'b00;

// 状态定义
parameter state1 = 2'b01;
parameter state2 = 2'b10;

always @(posedge clk or negedge rst) begin
if (rst == 0) begin
state <= idle;
end else if (start == 1) begin
case(state)
idle: state <= state1;
state1: state <= state2;
// add more cases as needed
default: state <= idle;
endcase
end
end

endmodule

这个 Verilog 模块声明了一个状态机，具有三个状态：idle、state1