存储器逻辑框图怎么画

存储器逻辑框图是一种表示存储器电路的图形化方法。通常情况下，存储器逻辑框图会包括输入输出端口，存储单元以及控制线路。下面是一个基本的存储器逻辑框图的示例：

+--+              +-------+
|         |              |       |
|  Input  |----+     +---|  Read |
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+---------+    |     |   +-------+
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               |     |
+--+
|         |    |     +---|        |
| Address |----+        

相关问题

用16Kx8 位的 DRAM 芯片构成64Kx32位存储器，请画出该存储器的组成逻辑框图

由于该存储器需要64Kx32位，可以采用4片16Kx8位的DRAM芯片构成，其中每片DRAM芯片需要16K地址线和8位数据线。

下面是该存储器的组成逻辑框图：

                             +-------+       +-------+
address lines 0-13  ----------|DRAM 0|------>|       |
                             |       |       |       |
address lines 14-15 --->     +-------+       |       |
                                           |       |
                                           +-------+

                             +-------+       +-------+
address lines 0-13  ----------|DRAM 1|------>|       |
                             |       |       |       |
address lines 14-15 --->     +-------+       |       |
                                           |       |
                                           +-------+

                             +-------+       +-------+
address lines 0-13  ----------|DRAM 2|------>|       |
                             |       |       |       |
address lines 14-15 --->     +-------+       |       |
                                           |       |
                                           +-------+

                             +-------+       +-------+
address lines 0-13  ----------|DRAM 3|------>|       |
                             |       |       |       |
address lines 14-15 --->     +-------+       |       |
                                           |       |
                                           +-------+

                           +---+ +---+ +---+ +---+
data lines 0-7   ---------->|   | |   | |   | |   |
                           +---+ +---+ +---+ +---+

                           +---+ +---+ +---+ +---+
data lines 8-15  ---------->|   | |   | |   | |   |
                           +---+ +---+ +---+ +---+

                           +---+ +---+ +---+ +---+
data lines 16-23 ---------->|   | |   | |   | |   |
                           +---+ +---+ +---+ +---+

                           +---+ +---+ +---+ +---+
data lines 24-31 ---------->|   | |   | |   | |   |
                           +---+ +---+ +---+ +---+

其中，每个DRAM芯片的地址线0至地址线13连接到存储器地址总线的0至13位，地址线14和地址线15输入时序生成器，用于产生DRAM芯片的行地址和列地址信号；每个DRAM芯片的8位数据输出连接到存储器的数据总线上的8位至31位。由于每个DRAM芯片的8位输出是串联在一起的，需要通过一个复用器将字节选通到数据总线上的对应位。

用1M×8位的DRAM芯片构成2M×16位的存储器，帮我画出该存储器的组成逻辑框图

好的，这是一个比较典型的存储器扩展问题，需要使用地址译码器和数据复用器来实现。下面是该存储器的组成逻辑框图：

            +---------------+
            | 1M x 8 DRAM   |
            |               |
            |               |
            +---------------+
                   |
                   |
                   |
             +------------+
             | 地址译码器 |
             +------------+
                   |
                   |
            +--------------+
            | 数据复用器   |
            +--------------+
                   |
                   |
            +--------------+
            | 2M x 16 存储器 |
            +--------------+

解释一下，首先我们需要使用一个地址译码器将原始的 20 位地址转换为两个 19 位地址，其中一个地址用于访问上半部分的 1M x 8 DRAM 芯片，另一个地址用于访问下半部分的 1M x 8 DRAM 芯片。然后我们需要使用一个数据复用器将两个 8 位的数据流组合成一个 16 位的数据流，最后将组合后的数据写入 2M x 16 存储器中。这样就实现了用 1M x 8 DRAM 芯片构成 2M x 16 存储器的功能。