用vhdl写一个状态机

以下是一个简单的 VHDL 状态机示例，该状态机有三个状态，分别为 State1、State2 和 State3，以及两个输入信号 X 和 Y，以及一个输出信号 Z，根据输入信号 X 和 Y 的状态，状态机将转换到下一个状态，并设置输出信号 Z 的值。

library IEEE;
use IEEE.std_logic_1164.all;

entity state_machine is
    port(
        X : in std_logic;
        Y : in std_logic;
        Z : out std_logic
    );
end entity;

architecture behavior of state_machine is

    type state_type is (State1, State2, State3);
    signal state : state_type := State1;

begin

    process (state, X, Y)
    begin
        case state is
            when State1 =>
                if (X = '1') then
                    state <= State2;
                else
                    state <= State1;
                end if;
            when State2 =>
                if (Y = '1') then
                    state <= State3;
                else
                    state <= State2;
                end if;
            when State3 =>
                state <= State1;
        end case;
    end process;

    process (state)
    begin
        case state is
            when State1 =>
                Z <= '0';
            when State2 =>
                Z <= '1';
            when State3 =>
                Z <= '0';
        end case;
    end process;

end architecture;

该状态机具有以下特征：

- 输入信号 X 和 Y 用于决定状态转换。
- 输出信号 Z 在状态2时为1，其他状态下为0。
- 状态转换是在 process 中实现的，每个状态都有自己的条件和下一个状态。
- 输出信号 Z 的值是在另一个 process 中实现的，根据当前状态设置。