请用verilog代码完成以下功能，当cnt=99时，如何用$finish结束它

下面是一个Verilog代码示例，当cnt=99时使用$finish语句结束仿真：

module testbench;
  
  // 定义计数器
  reg [6:0] cnt;
  
  // 初始值为0
  initial begin
    cnt = 7'b0;
    
    // 每个时钟周期增加1
    repeat (100) begin
      #10 cnt = cnt + 1;
      if (cnt == 7'd99) begin
        $finish;
      end
    end
  end
  
endmodule

在这个示例中，cnt被定义为一个7位的寄存器，并初始化为0。在initial块中，使用repeat循环来模拟时钟周期，并在每个时钟周期中将cnt增加1。当cnt等于99时，使用$finish语句结束仿真。当$finish被调用时，仿真器将立即停止仿真并退出。