4选一多路选择器verilog if代码写法

以下是一个4选一的多路选择器的Verilog代码，使用if语句实现：

module mux4(input [3:0] data_in, input [1:0] sel, output reg out);

always @ (*)
begin
    if(sel == 2'b00)
        out <= data_in[0];
    else if(sel == 2'b01)
        out <= data_in[1];
    else if(sel == 2'b10)
        out <= data_in[2];
    else
        out <= data_in[3];
end

endmodule

在本例中，数据输入为4位data_in，选择输入为2位sel，输出为1位out。在always块中，使用if语句检查sel的值，并将相应的data_in位输出到out。如果sel为00，则将data_in的第0位输出到out，以此类推。