同步fifo verilog代码

以下是一个例子同步FIFO的Verilog代码：

module SyncFIFO(
    input clk,
    input rst,

    input write_en,
    input [7:0] data_in,

    input read_en,
    output reg [7:0] data_out,

    output full,
    output empty
);

parameter FIFO_DEPTH = 8;

reg [7:0] fifo[FIFO_DEPTH-1:0];
reg [2:0] write_ptr = 0;
reg [2:0] read_ptr = 0;
reg [2:0] num_items = 0;

assign full = (num_items == FIFO_DEPTH);
assign empty = (num_items == 0);

always @(posedge clk) begin
    if (rst) begin
        write_ptr <= 0;
        read_ptr <= 0;
        num_items <= 0;
        data_out <= 0;
        fifo <= '{default:8'b0};
    end else begin
        if (write_en && !full) begin
            fifo[write_ptr] <= data_in;
            write_ptr <= write_ptr + 1;
            num_items <= num_items + 1;
        end

        if (read_en && !empty) begin
            data_out <= fifo[read_ptr];
            read_ptr <= read_ptr + 1;
            num_items <= num_items - 1;
        end
    end
end

endmodule

这个同步FIFO使用了一个简单的循环数组来存储数据。在写入数据时，将数据存储在写指针指向的位置，并将写指针向前移动。在读取数据时，将数据从读指针指向的位置读取，并将读指针向前移动。同时，使用一个计数器来跟踪FIFO中的项数，以便检查是否满或空。在复位时，将指针和计数器重置为0，并将FIFO中的所有元素清零。