请根据堆栈指针的功能要求，采用硬件描述语言编写堆栈指针的实体 及结构体实现部分代码。具体的输入输出端口要求如下： 输入信号：时钟信号clkSP；异步复位信号rst；堆栈选择信号SP_CS； 指针加1控制信号SP_UP；指针减1控制信号SP_DN； 堆栈输出使能信号nSP_EN； 输出信号：RAM地址信号AR（7downto0）； 双向信号：数据信号data（7downto0）。

Verilog代码如下：

module stack_pointer (
    input clkSP, rst, SP_CS, SP_UP, SP_DN, nSP_EN,
    output reg [7:0] AR,
    inout [7:0] data
);

reg [7:0] pointer;
wire [7:0] next_pointer;

always @ (posedge clkSP or negedge rst) begin
    if (!rst) begin
        pointer <= 8'h00;
    end else if (SP_CS) begin
        if (SP_UP && !SP_DN) begin
            pointer <= next_pointer;
        end else if (!SP_UP && SP_DN) begin
            pointer <= next_pointer;
        end
    end
end

assign AR = pointer;

mux2 #(.WIDTH(8)) mux (
    .in0(data),
    .in1({1'b0, data[7:1]}),
    .sel(nSP_EN),
    .out(data)
);

assign next_pointer = SP_UP ? pointer + 1 : (SP_DN ? pointer - 1 : pointer);

endmodule

module mux2 #(parameter WIDTH=8) (
    input [WIDTH-1:0] in0,
    input [WIDTH-1:0] in1,
    input sel,
    output reg [WIDTH-1:0] out
);

always @ (sel) begin
    if (sel) begin
        out <= in1;
    end else begin
        out <= in0;
    end
end

endmodule

这个模块有一个8位的寄存器用来存储堆栈指针。堆栈指针可以通过 SP_UP 或 SP_DN 控制信号加1或减1。堆栈选择信号 SP_CS 用于选择这个模块是否处于工作状态。如果选择信号为 0，则数据信号不会被输出。如果 nSP_EN 为 0，则数据信号会被输出到 RAM 中的地址 AR 所对应的位置。如果 nSP_EN 为 1，则数据信号不会被输出。同时，还有一个多路复用器用于在 nSP_EN 为 1 时选择一个数据信号输入。