D触发器的Verilog

以下是一个基本的 D 触发器的 Verilog 代码：

module d_ff (input d, input clk, output reg q);

    always @(posedge clk)
        q <= d;

endmodule

这个代码定义了一个 D 触发器模块，包含一个 D 输入、一个时钟输入和一个输出。在时钟上升沿时，将 D 输入的值写入到输出 Q 中。