Verilog写三个FIFO，将1-20写入FIFO1，并分别将奇数输出给FIFO2偶数分配给FIFO3，并读出

好的，这个问题需要用到Verilog语言以及FIFO的相关知识。

首先，我们需要定义三个FIFO模块，可以使用Verilog中的FIFO IP核或者手动实现。这里我将手动实现三个FIFO模块。

以下是FIFO模块的Verilog代码：

module fifo (
    input clk,
    input rst,
    input wr_en,
    input rd_en,
    input [7:0] data_in,
    output [7:0] data_out,
    output full,
    output empty
);

parameter FIFO_DEPTH = 16;

reg [7:0] mem [0:FIFO_DEPTH-1];
reg [3:0] wr_ptr = 0;
reg [3:0] rd_ptr = 0;
reg [3:0] count = 0;

assign full = (count == FIFO_DEPTH);
assign empty = (count == 0);

always @(posedge clk) begin
    if (rst) begin
        wr_ptr <= 0;
        rd_ptr <= 0;
        count <= 0;
    end else begin
        if (wr_en && !full) begin
            mem[wr_ptr] <= data_in;
            wr_ptr <= wr_ptr + 1;
            count <= count + 1;
        end
        
        if (rd_en && !empty) begin
            data_out <= mem[rd_ptr];
            rd_ptr <= rd_ptr + 1;
            count <= count - 1;
        end
    end
end

endmodule

上述代码定义了一个带有读写时序控制、数据输入输出、状态判断的FIFO模块，其中FIFO_DEPTH为FIFO的深度，这里设定为16。

接下来，我们需要在顶层模块中实例化三个FIFO模块，并将1-20写入FIFO1，并分别将奇数输出给FIFO2偶数分配给FIFO3。

以下是顶层模块的Verilog代码：

module top (
    input clk,
    input rst
);

wire [7:0] fifo1_out;
wire [7:0] fifo2_out;
wire [7:0] fifo3_out;

fifo fifo1 (
    .clk(clk),
    .rst(rst),
    .wr_en(1),
    .rd_en(0),
    .data_in(0),
    .data_out(),
    .full(),
    .empty()
);

fifo fifo2 (
    .clk(clk),
    .rst(rst),
    .wr_en(0),
    .rd_en(1),
    .data_in(),
    .data_out(fifo2_out),
    .full(),
    .empty()
);

fifo fifo3 (
    .clk(clk),
    .rst(rst),
    .wr_en(0),
    .rd_en(1),
    .data_in(),
    .data_out(fifo3_out),
    .full(),
    .empty()
);

reg [4:0] cnt = 0;
reg [7:0] data_in = 1;

initial begin
    while (cnt < 20) begin
        if (data_in % 2 == 0) begin
            fifo3.data_in <= data_in;
        end else begin
            fifo2.data_in <= data_in;
        end
        
        fifo1.data_in <= data_in;
        data_in <= data_in + 1;
        cnt <= cnt + 1;
    end
end

endmodule

上述代码定义了一个顶层模块，其中实例化了三个FIFO模块，并且在initial语句块中将1-20写入FIFO1，并将奇数输出给FIFO2偶数分配给FIFO3。

最后，我们需要从FIFO2和FIFO3中读出数据。

以下是完整的Verilog代码：

module fifo (
    input clk,
    input rst,
    input wr_en,
    input rd_en,
    input [7:0] data_in,
    output [7:0] data_out,
    output full,
    output empty
);

parameter FIFO_DEPTH = 16;

reg [7:0] mem [0:FIFO_DEPTH-1];
reg [3:0] wr_ptr = 0;
reg [3:0] rd_ptr = 0;
reg [3:0] count = 0;

assign full = (count == FIFO_DEPTH);
assign empty = (count == 0);

always @(posedge clk) begin
    if (rst) begin
        wr_ptr <= 0;
        rd_ptr <= 0;
        count <= 0;
    end else begin
        if (wr_en && !full) begin
            mem[wr_ptr] <= data_in;
            wr_ptr <= wr_ptr + 1;
            count <= count + 1;
        end
        
        if (rd_en && !empty) begin
            data_out <= mem[rd_ptr];
            rd_ptr <= rd_ptr + 1;
            count <= count - 1;
        end
    end
end

endmodule

module top (
    input clk,
    input rst
);

wire [7:0] fifo1_out;
wire [7:0] fifo2_out;
wire [7:0] fifo3_out;

fifo fifo1 (
    .clk(clk),
    .rst(rst),
    .wr_en(1),
    .rd_en(0),
    .data_in(0),
    .data_out(),
    .full(),
    .empty()
);

fifo fifo2 (
    .clk(clk),
    .rst(rst),
    .wr_en(0),
    .rd_en(1),
    .data_in(),
    .data_out(fifo2_out),
    .full(),
    .empty()
);

fifo fifo3 (
    .clk(clk),
    .rst(rst),
    .wr_en(0),
    .rd_en(1),
    .data_in(),
    .data_out(fifo3_out),
    .full(),
    .empty()
);

reg [4:0] cnt = 0;
reg [7:0] data_in = 1;

initial begin
    while (cnt < 20) begin
        if (data_in % 2 == 0) begin
            fifo3.data_in <= data_in;
        end else begin
            fifo2.data_in <= data_in;
        end
        
        fifo1.data_in <= data_in;
        data_in <= data_in + 1;
        cnt <= cnt + 1;
    end
end

always @(posedge clk) begin
    if (!fifo2.empty) begin
        $display("FIFO2 out: %d", fifo2_out);
        fifo2.rd_en <= 1;
    end else begin
        fifo2.rd_en <= 0;
    end
    
    if (!fifo3.empty) begin
        $display("FIFO3 out: %d", fifo3_out);
        fifo3.rd_en <= 1;
    end else begin
        fifo3.rd_en <= 0;
    end
end

endmodule

在上述代码中，我们使用了$display函数来输出FIFO2和FIFO3的输出数据，同时需要在时钟上升沿时控制FIFO2和FIFO3的读使能信号rd_en。

需要注意的是，这里的Verilog代码只是一种实现方式，可能并不是最优解，实际项目中需要结合具体情况进行优化和修改。