module ram_test; // Inputs reg clka; reg [0:0] wea; reg [5:0] addra; reg [31:0] dina; // Outputs wire [31:0] douta; // Instantiate the Unit Under Test (UUT) ram uut ( .clka(clka), .wea(wea), .addra(addra), .dina(dina), .douta(douta) );给我一个测试文件

以下是一个简单的测试文件，用于测试上述 `ram_test` 模块：

`timescale 1ns / 1ps

module tb_ram;

    // Inputs
    reg clka;
    reg [0:0] wea;
    reg [5:0] addra;
    reg [31:0] dina;

    // Outputs
    wire [31:0] douta;

    // Instantiate the Unit Under Test (UUT)
    ram_test uut (
        .clka(clka),
        .wea(wea),
        .addra(addra),
        .dina(dina),
        .douta(douta)
    );

    initial begin
        // Initialize Inputs
        clka = 0;
        wea = 0;
        addra = 0;
        dina = 0;

        // Wait 100 ns for global reset to finish
        #100;

        // Write data to memory
        wea = 1;
        addra = 0;
        repeat (64) begin
            dina = $random;
            #10;
            addra = addra + 1;
        end
        wea = 0;

        // Read data from memory
        addra = 0;
        repeat (16) begin
            #10;
            $display("Data at address %0d: %h", addra, douta);
            addra = addra + 1;
        end

        $finish;
    end

endmodule

这个测试文件实例化了上述 `ram_test` 模块，并对其进行测试。在初始块中，先对输入端口进行了初始化。然后使用 `$random` 系统函数生成随机数据，写入存储器。接着，从存储器中读取数据并将其输出。整个过程使用时钟信号 `clka` 来同步存储器的读写操作。最后使用 `$finish` 系统任务结束仿真。