用Verilog写一个带for循环的位宽转换，两个数据合为一个，64bit转为144bit

以下是使用 Verilog 编写的位宽转换模块，可以将两个 64 位的数据合并为一个 144 位的数据：

module bit_concat(
  input [63:0] data1,
  input [63:0] data2,
  output reg [143:0] result
);

integer i;

always @(*) begin
  result = {data1, data2};
  for (i = 0; i < 16; i = i + 1) begin
    result[7*i+6:7*i] = 0;
  end
end

endmodule

这个模块的原理很简单，就是将两个 64 位的数据直接拼接起来，然后将每隔 8 位的低 7 位清零，从而将 128 位的数据转换为 144 位的数据。其中 for 循环用于遍历 16 个字节，每次处理一个字节的数据。