16个8位寄存器组的verilog实现

以下是一个16个8位寄存器组的Verilog实现示例：

module register_bank (
    input clk,
    input rst,
    input [3:0] addr,
    input [7:0] data_in,
    output [7:0] data_out
);

reg [7:0] regs [0:15];

always @(posedge clk) begin
    if (rst) begin
        for (int i = 0; i < 16; i = i + 1) begin
            regs[i] <= 8'h00;
        end
    end else begin
        if (addr >= 4'h0 && addr <= 4'hF) begin
            if (addr == 4'h0) begin
                // Read operation
                data_out <= regs[0];
            end else begin
                // Write operation
                regs[addr] <= data_in;
            end
        end
    end
end

endmodule

在这个示例中，我们定义了一个名为 `register_bank` 的模块，它有一个时钟输入 `clk`、一个复位输入 `rst`、一个4位地址输入 `addr` 和一个8位数据输入 `data_in`，以及一个8位数据输出 `data_out`。

该模块使用了一个8位的寄存器数组 `regs`，其中每个寄存器都可以通过地址 `addr` 进行访问。当 `rst` 信号为高电平时，所有寄存器都被清零。当 `addr` 为0时，表示读操作，此时 `data_out` 输出选中寄存器的值；当 `addr` 不为0时，表示写操作，此时 `data_in` 的值被存储到选中的寄存器中。