verilog中用reg类型取input数字的前4位

可以使用位切割操作符`[ ]`来取数字的前4位，同时需要将input定义为`input`类型，而非`reg`类型，示例代码如下：

module example(input [7:0] input_num); // 定义input_num为8位输入端口
  reg [3:0] first_four; // 定义4位寄存器
  
  always @ (input_num) begin // 输入端口值变化时执行
    first_four = input_num[7:4]; // 取输入数字的前4位
  end
  
  // 其他代码
endmodule

以上代码中，`input_num`是一个8位的输入端口，`first_four`是一个4位的寄存器，`always`块中的代码会在输入端口`input_num`的值变化时执行，将输入数字的前4位赋值给`first_four`。