陈金宝Lab21：RV32I流水线CPU设计与指令实现

本篇实验报告PB18111757由陈金宝撰写，主要针对的是实现一个基于RV32I流水线架构的CPU设计，该CPU旨在执行一系列基本的数据处理和控制转移指令，如算术逻辑运算(SLLI、SRLI、SRAI等)、加减法(ADD、SUB)、移位操作(SLL、SLT、SLTU)以及逻辑门操作(XOR、SRL、SRA、OR、AND)等。此外，报告还涵盖了对存储器访问指令(LB、LH、LW、SB、SH、SW)以及条件分支和跳转指令(BEQ、BNE、BLT、BLTU、BGE、BGEU、JAL)的实现。 在实验的两个阶段中，首先进行的是基础结构的搭建。阶段一专注于实现Control Unit、ALU和ImmUnit，主要关注R、I和U类指令的处理，通过case语句根据不同类型的指令分配相应的控制信号。ALU负责根据ALuControl进行运算，对于有符号数的操作，需要添加$signed修饰符以确保正确性。ImmUnit则负责扩展立即数。实验环境中使用了Windows 10操作系统和Linux作为开发平台，使用的工具包括Vivado 2019.2进行硬件仿真和Visual Studio Code 1.56.0进行代码编辑。 阶段一的部分测试示例展示了如何通过加载和执行指令来验证寄存器的行为，比如使用LUIX指令加载立即数，然后连续执行NOP指令，最终测试结果显示寄存器值符合预期。 进入阶段二，实验内容进一步扩展，增加了数据相关性的处理，这是CPU设计中的关键特性。在这个阶段，Control Unit新增了如RJalD（相对jal）、RJalrD（相对jalr）、RMemToRegD（内存到寄存器）、RLoadNpcD（加载程序计数器）以及DMemWriteD（数据内存写入）等信号的管理。这些改动使得CPU能够处理load和store指令，以及更复杂的控制转移，比如branch操作。 阶段二的实现旨在模拟实际应用中的指令执行流程，确保在处理数据流动时，CPU能够正确地读取、计算和存储数据，同时处理分支决策。通过这两个阶段的实验，学生不仅深入理解了 RV32I指令集和流水线架构，还掌握了如何在硬件层面实现基本的CPU功能，包括指令解析、操作数处理、控制逻辑和数据相关性管理。这样的实践经验对于理解和构建现代计算机系统至关重要。