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提高门级仿真的最佳实践:Cadence策略与效率提升技巧
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更新于2024-07-15
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本篇应用笔记《gate-level-simulation-app-note.pdf》由Cadence发布,主要针对门级模拟(Gate-Level Simulation, GLS)的设计优化策略。它旨在提升GLS的效率,帮助工程师们在电子设计自动化(EDA)工具的使用中取得最佳实践。早期开始GLS至关重要,因为随着设计的深入,修改可能会因时序、面积和功率优化的需求而持续发生。为了减少调试时间,推荐建立一个流程,专注于解决特定类型的错误,避免重复验证已工作的电路。 文档强调了两个关键的GLS生产力提升技术: 1. 利用EDA工具的强大功能:首先,从静态时序分析和代码检查等工具中提取有价值的信息,如潜在的延迟问题或语法错误。这些信息被整合到GLS中,帮助设计师更准确地定位问题源头,提高模拟的针对性。 2. 优化每个GLS运行性能:通过实施有效的策略,如调整模拟参数、使用并行计算技术、优化电路模型等,可以显著减少单次模拟的执行时间。这样可以在保持高精度的同时,加快整个设计验证过程。 此外,该应用笔记还可能包含对新方法论和模拟器使用模式的介绍,旨在让读者了解如何更好地利用Cadence提供的GLS工具,以便在门级设计中实现更快的收敛和更高的质量控制。对于那些频繁进行GLS的工程师来说,这是一份宝贵的参考资料,可以帮助他们提升工作效率并缩短产品上市周期。
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CK
CK
D
D
CK
BCK
Q
QN
QN
Qout
data
Buf1
delay 0ns
flop1
delay 0ns
flop2
-delay_mode_zero makes the delays 0
Value from D can be clock
ed
through flop1and flop2 on
the same clock edge
When -delay_mode_zero is applied, the delays from
CK
to BCK and from CK to Q are zero. This causes BCK and
data
to transition at the same time, and potentially
allows the changed value of
data to also be seen by
op2 on the same clock edge
.
Figure 3: Applying a Delay Value to I/O Paths of Sequential UPDs
Use the -seq _ udp _ delay option to set all of the delays to zero (as if you used the -delay _ mode _ zero
option) except for the sequential UDPs. The delay specified with -seq _ udp _ delay overrides any delay specified
for the sequential UDPs in the design that are in specify blocks, through SDF annotation, and so on. The option
also removes any timing checks associated with the sequential UDPs.
The delay _ specication argument can be a real number, or a real number followed by a time unit. The time
unit can be fs, ps, ns, or us. If no time unit is specified, ns is the default.
Examples
The following options assign a 10 ns delay to all sequential UDP paths.
-seq _ udp _ delay 10
-seq _ udp _ delay 10ns
The following option assigns a 0.7 ns delay to all sequential UDP paths.
-seq _ udp _ delay 0.7ns
The following option assigns a 5 ps delay to all sequential UDP paths.
-seq _ udp _ delay 5ps
The following figure illustrates the effect of using -seq_udp_delay for the shift register example.
www.cadence.com
7
Gate-Level Simulation Methodology
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