用Verilog编写一个异步置数异步清零的四位计数器

以下是一个异步置数异步清零的四位计数器的Verilog代码：

module async_counter(
    input clk,
    input rst,
    input set,
    input clr,
    output reg [3:0] count
);

always @(posedge clk or negedge rst) begin
    if (~rst) begin
        count <= 4'b0000;
    end else if (set) begin
        count <= 4'b1111;
    end else if (clr) begin
        count <= 4'b0000;
    end else begin
        count <= count + 1;
    end
end

endmodule

这个计数器有四个输入端口和一个输出端口：

- `clk`：时钟信号，用于同步计数器
- `rst`：复位信号，当复位信号为低电平时，计数器被清零
- `set`：置数信号，当置数信号为高电平时，计数器被置为最大值（这里是 15）
- `clr`：清零信号，当清零信号为高电平时，计数器被清零
- `count`：四位输出，用于输出当前计数值

在 `always` 块中，我们使用了条件语句来检测输入信号的状态。如果复位信号为低电平，计数器被清零。如果置数信号为高电平，计数器被置为最大值。如果清零信号为高电平，计数器被清零。否则，计数器递增一。最后，我们将计数器的值赋给输出端口 `count`。