Verilog中的switch-case结构是否允许同时包含两个独立的判断条件？

在Verilog语言中，`case` 结构通常用于基于单个输入值进行多路分支的选择，它并不直接支持同时包含两个独立的判断条件。不过，你可以通过嵌套`case` 或者结合逻辑运算来模拟这样的需求。例如，你可以先对一个条件进行判断，然后基于这个结果再进行另一个`case` 分支。这样做可以间接达到类似的效果：

always @(*) begin
    if (condition1) begin
        result = case(condition2)
            0: assign_result_0;
            1: assign_result_1;
            // 其他case选项...
            default: assign_result_default;
        endcase;
    end else if (condition3) begin
        // 另一个条件的处理...
    end
end

在这个例子中，如果`condition1`为真，就会根据`condition2`的值选择相应的`assign_result_0`, `assign_result_1`, 等等。