用verilog设计一个流水灯

好的，以下是用 Verilog 设计一个流水灯的代码：

module shift_register(
    input clk,
    input rst,
    output reg [7:0] led
);

reg [7:0] shift_reg;

always @(posedge clk) begin
    if (rst) begin
        shift_reg <= 8'b00000001;
    end else begin
        shift_reg <= {shift_reg[6:0], shift_reg[7]};
    end
end

assign led = shift_reg;

endmodule

这个代码定义了一个 `shift_register` 模块，它有一个时钟输入 `clk`，一个复位输入 `rst`，以及一个 8 位的输出 `led`。在 `always` 块中，如果 `rst` 为真，那么 `shift_reg` 被赋值为 `8'b00000001`，否则 `shift_reg` 被左移一位（也就是把最高位移到最低位），最高位被赋值为原来的最低位。最后，我们把 `shift_reg` 赋值给 `led`。

这个模块实现了一个循环移位寄存器，每次时钟上升沿到来时，它会把寄存器的内容左移一位，并将最高位复制到最低位，实现了流水灯的效果。