一位全加器system verilog

以下是一个system verilog实现的全加器代码：

module full_adder(input logic a, b, cin, output logic sum, cout);
    assign sum = a ^ b ^ cin;
    assign cout = (a & b) | (a & cin) | (b & cin);
endmodule

该代码实现了一个全加器，其中a、b、cin分别为三个输入，sum和cout分别为两个输出。其中sum为三个输入的异或和，cout为三个输入的与或和。