用VHDL编程实现2个数相加的加法器（全加器）。其中加数和被加数均为4位二进制数。

好的，下面是一个简单的 4 位全加器的 VHDL 代码实现：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity full_adder is
    Port ( A : in  STD_LOGIC_VECTOR (3 downto 0);
           B : in  STD_LOGIC_VECTOR (3 downto 0);
           Cin : in  STD_LOGIC;
           Sum : out  STD_LOGIC_VECTOR (3 downto 0);
           Cout : out  STD_LOGIC);
end full_adder;

architecture Behavioral of full_adder is

begin

    process(A, B, Cin)
        variable temp : STD_LOGIC_VECTOR(3 downto 0);
    begin
        temp(0) := A(0) xor B(0) xor Cin;
        temp(1) := A(1) xor B(1) xor temp(0);
        temp(2) := A(2) xor B(2) xor temp(1);
        temp(3) := A(3) xor B(3) xor temp(2);
        Sum <= temp;
        Cout <= (A(3) and B(3)) or (A(3) and temp(2)) or (B(3) and temp(2)) or (temp(2) and temp(1)) or (temp(1) and temp(0)) or (B(2) and A(2));
    end process;

end Behavioral;

该代码定义了一个名为`full_adder`的实体，有两个 4 位的输入端口`A`和`B`，一个进位输入端口`Cin`，以及两个 4 位的输出端口`Sum`和一个进位输出端口`Cout`。全加器的实现是在`process`进程中完成的，它会根据输入的`A`、`B`和`Cin`值，计算出结果的二进制和`Sum`和进位`Cout`，以实现加法运算。其中，计算二进制和的部分采用了异或（xor）门，计算进位的部分采用了与（and）和或（or）门的组合。